怎么 shrink cell

谁能明白他在说啥?

看来没有人明白他再说什么

早期 tools
dream
更早期CIF => ascii file . 直接改 width , 但只是把一些METAL PATH 縮小,
現在TOOLS 就不清處.
如果是 circuit shrink => cadenceneoCircuit

Thanks. Good to know.

SEE
http://bbs.eetop.cn/viewthread.php?tid=293224
GDS shrink

一般如 tsmc 0.13 => optic shrink 0.11um
or0.25-> 0.23um
會先用shrink spice model , all circuit W.Lwill keep , and 直接跑 shrink 後 model .

layout GDS 會維持 直接出用光學去SHRINK 0.9

cell 两层metal ，现在想要缩小到原来的0.8，怎么办?cell不是管
問題不夠明確
layout 上 instan時 設倍數 0.8 就會縮小了
flat 一階 就得到 0.8 ㄉ layou ㄌt

多谢楼上明白

在51系统中，create instance 时可以设置，但是在61系统中就找不到这个功能了，怎么办呢?

功能被关闭了