（别的论坛转过来的）分享下10月份面试ST和MTK关于版图方面的问题
2.电源（power）与阱连接时要用NSD过渡是为了减小寄生电阻形成欧姆接触，为什么要减小寄生电阻
3.使用那些方法使得版图面积最小化
4.ERC验证都有那些常见问题，你是怎么解决的
5.版图中都有哪些层次，按照工艺步骤列举出来
6.IC Layout Design流程
7.如果ADC版图画完后跑验证时老是有问题，怎么办
8.介绍自对准工艺
9.Bicmos工艺流程
10.分别介绍ESD的几种model，并说明哪些model原理可以归为一类
11.带隙基准里面哪些模块是最重要的，你是怎么处理的
12.ADC中哪些是噪声源，哪些是敏感源，你是怎样布局各个模块的，为什么要这么布局
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给大家一个参考，我也是穷人过来的，不做文档，不收钱。
1.Latch-up是种容易烧芯片的东东，好像是容易让静电毁坏电路?
哎。我百度了这些问题的答案，好难啊~
1.Latch-up正反馈回路的原理介绍
教材上都有，从一个点有噪声开始推导，得到电流趋于无限大，直到电路不正常工作。但是并不是latch-up就会导致电路损坏。
2.电源（power）与阱连接时要用NSD过渡是为了减小寄生电阻形成欧姆接触，为什么要减小寄生电阻
减小连线上的压降。如果压降过大，可能导致阱电压不是最高电压，当衬底有噪声尖峰，导致阱与衬底二极管导通，形成漏电流。
3.使用那些方法使得版图面积最小化
不太清楚。将MOS画为多finger，叉指结构可以减小面积，电阻用蛇形。电容当容值要求不是太精确（例如电源去耦）可以用MOM、MOS电容等减小面积
4.ERC验证都有那些常见问题，你是怎么解决的
只知道可能出现软连接错误
5.版图中都有哪些层次，按照工艺步骤列举出来
看教材
6.IC Layout Design流程
看教材
7.如果ADC版图画完后跑验证时老是有问题，怎么办
8.介绍自对准工艺
看教材
9.Bicmos工艺流程
看教材
10.分别介绍ESD的几种model，并说明哪些model原理可以归为一类
HBM、MM、CDM。前两种可以归为一类，都是外界带电，CDM为器件自身积累电荷
11.带隙基准里面哪些模块是最重要的，你是怎么处理的
不太清楚。放大器的输入失调电压、电阻和三极管的匹配
12.ADC中哪些是噪声源，哪些是敏感源，你是怎样布局各个模块的，为什么要这么布局
不太清楚。噪声源主要是开关电容切换、电荷注入等。敏感源是基准（针对内置基准的ADC来说）
楼上的是高人啊，谢谢了，还有完整版没?
别的论坛是关于layout的论坛吗?可否分享下！
1.Latch-up正反馈回路的原理介绍=> 一般是看你 p -> n -> p-n是否有 類似 方式
一般都是 well 內電阻要layout 開些 增加電阻 , 或是 pick-Up 多打點 讓 well
如 N_well 到 高壓下 降低 pn pn被 trig 到 .
2.电源（power）与阱连接时要用NSD过渡是为了减小寄生电阻形成欧姆接触，为什么要减小寄生电阻
IR drop 會對 一些 logic 有影想
analog 內還是有一堆 counter如果有 Ir drop ..因為一般 analog design 是沒加 clock buffer 類
可能 有 skew或是 power delay會讓 logic cell 動做變差
如果是 analog 有些 流大電流 contact 電阻 都須要算下去 .
3.使用那些方法使得版图面积最小化
可 min size 用 min ... 還有先把同 電位或是 有 floating well plan 先排好 .
一般還有 偷 rule特別是高壓 ..如 40v ..你只到 20v可偷 HV-pHV-N 間 space
4.ERC验证都有那些常见问题，你是怎么解决的
5.版图中都有哪些层次，按照工艺步骤列举出来
6.IC Layout Design流程
7.如果ADC版图画完后跑验证时老是有问题，怎么办
這是說 抽 post netlist => run post-sim 嗎 ?
一般 A/D如果拿 layout 來說mismatch layout 看不太出來 ..除非 layout 差很多
比較長看到是 R-C delay 太大吧 .
如我是 flash A/D ..一堆 comp 輸出 有不同 path不同 delay 下 , output code 會有亂跳
須要後端加 bubble logic /thermal code encode .
8.介绍自对准工艺
9.Bicmos工艺流程
10.分别介绍ESD的几种model，并说明哪些model原理可以归为一类
11.带隙基准里面哪些模块是最重要的，你是怎么处理的
12.ADC中哪些是噪声源，哪些是敏感源，你是怎样布局各个模块的，为什么要这么布局
多谢小编分享！
还好，能回答大部分问题，几个不太清楚地应该也能糊弄过去。
谢谢分享
小编真厉害
谢谢分享
谢谢分享
挺有深度的
好好看看
说说个人的一点看法
1.Latch-up正反馈回路的原理介绍首先还是应该画出scr（PNPN）的结构图，分析rnwell电阻以及psub 电阻的情况以及如何减小他们的影响，如何减小横向NPN的beta（纵向pnp 的beta layout无法改变）。
我觉得原理可能理解起来容易，但是实际当中的latchup确实很复杂的，所以如何应用原理去分析具体的案例是非常重要的。
2.电源（power）与阱连接时要用NSD过渡是为了减小寄生电阻形成欧姆接触，为什么要减小寄生电阻
看了同学们说的IR的问题，这个我不是很懂，没有做过数字的东西，不了解，但是对应到问题1，分析latchup的原理，就很清楚为什么要减少这个nwell电阻
另外，如果电源和well的连接没有N+imp，那不是形成了肖特基diode?
3.使用那些方法使得版图面积最小化
1.对于规则尽量采用最小的，
2.metal布线充分利用，包括poly走线
3.能够合并的端头尽量合并，比如连接到电源和地的source
4.ERC验证都有那些常见问题，你是怎么解决的
1.最常见的就是softconnect，确实没总结过，具体问题具体分析。最重要是知道原理，sconnect是单向传递节点信息
2.floating的metal（一般fab不提供，需要自己添加）
5.版图中都有哪些层次，按照工艺步骤列举出来
单well工艺：nwell--》active--》poly--》N+/P+ imp--》cont--》metal1
6.IC Layout Design流程
这个各个公司应该也有自己的flow，但是基本应该是基于先布局，再布线，版图验证，如果要求post simulation，那么应该在加LPE，如果有问题再调整走线（个人观点哈）
7.如果ADC版图画完后跑验证时老是有问题，怎么办
这个问题不知道是什么问题，验证（lvs|drc）?post simulation（寄生参数抽取网表问题）?寄生参数影响?寄生参数不matching?所以不清楚如何解决
8.介绍自对准工艺
结合Q5，可以做相应的回答
9.Bicmos工艺流程
结合Q5，增加BJT的内容就可以了，这个《模拟版图的艺术》中有很详细的描述
10.分别介绍ESD的几种model，并说明哪些model原理可以归为一类
HBM/MM/CDM，这几种model都有拓扑图。不明白这个问题是想问什么问题，只是说有几种model，这个有何意义。
11.带隙基准里面哪些模块是最重要的，你是怎么处理的
需要画出电路图进行说明，最基本的就是BJT的matching，电流镜的matching，电阻的matching
12.ADC中哪些是噪声源，哪些是敏感源，你是怎样布局各个模块的，为什么要这么布局
这个应该也要结合自己的项目来说明，delta-sigma，SAR-adc?注意开关电路和信号流，电阻/电容的matching，太笼统了，结合实际分析一个就可以了，我是这么认为的
继续学习
速度开大跳大
学习了
讲的非常好
很有用，谢谢分享
说的不错哈
这个好，感谢小编的分享
继续学习
多谢~
算是比较笼统的