layout PIN引脚后仿真图生成时丢失如何解决？
时间：10-02
整理：3721RD
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DRC LVS过了以后，我在LABEL上直接用PINS FROM LABERS 把PIN加到了版图上，结果PEX后后仿真图中丢失除了VDD GND以外的所有输入输出引脚
（VDD 和GND是 输入输出，其他该输入的输入该输出的输出）
这个问题出在哪，之前的LVS是0 WARMING 0错误的。引脚走的是最上层金属，PIN和LABEL也就加在最上层
诚求教
自己顶~被困一个下午了
已解决
咋回事?
PIN和LABEL名称用了大小写混的，结果生成后仿真版图以后引脚出不来。后来改了一下就OK了。不过还是不能联合仿真