cdl in 将网表导入产生电路

有遇到这样的情况的前辈吗?

写一个M安排file就好了！

“写一个 M 安排file就好了”
这个是什么文件啊?
我用的是Map文件啊，这个文件我写过没搞定，
我的map文件中有一句是这样的：
devMap ：= pfet mp
devMap ：= nfet mn
这样导出来的电路，出现了mp 和pfet管子，所有的mn管子变成pfet了

应该要把它的衬底类型也一起定义吧

定义管子类型：propMatch ：=subtype mn
propMatch ：=subtype mp
加个没有用的，效果跟没加一样

我的map 文件是这样的
devMap ：=pfet mp
propMap ：= W w L l M m
addProp := model mp
propMatch ：= subtype mp
devMap ：= nfet mn
propMap ：= Ww L l M m
addProp := model mn
propMatch := subtype mn
导出来的电路p管变成mp（这个是正确的），n管变成pfet（这个出问题了）
帮忙看看哪里出问题了