请教关于由电路图生成初始版图问题

问题太宽了，不好回答。

你单独问LAYOUT GENERATION这个指令应该还能帮上忙，至于你说的从电路图生成版图中，这个指令里的选项是什么意思，怎么选。我也懂不起了~

Layout Generation中 Generation的6个选项各代表什么意思，对画版图有什么影响。I/O pins中Layer/master应怎么选择，是什么意思。

你说的六个选项是不是就是指六层layer? Layout Generation就是用于生成新的一层layer（六层里面的一层）。

由电路图生成版图里这个里面选项design/ Gen From Source

这个。我刚学画版图，就是我有pdk，直接从电路图生成的版图，生成版图的时候在gen from source中的一些选项要怎么设置。

仔细看文档，全都有说明

先说声抱歉，刚开始看帖子时看到LAYOUT GENERATION,但想成LAYER GENERATION去了，回帖过后才反应过来。惭愧~
然后我下午也试验了，自己画了一个二输入与非门，从电路的design synthesis里layout XL生成layout cellview,然后gen from source。你说的是这时的LAYOUT GENERATION OPTION吧。它默认选项有三个，I/O PINS、INSTANCES、BOUNDRY。下面三个选项transistor chaining、transistor folding、preserve mapping我反复选择、取消想研究、对比，汗，还是没弄懂它们的意思。
你说的layer/master指的你选择的什么层，它的类型是什么。你在菜单中上部分随便选择一个层，然后APPLY，就会下面的I/O列表中看到了。比如说你的芯片只用了2层金属，那么你的I/O pin肯定选M2，金属2的类型是注入（drawing，LSW栏里后缀为dg）。像电阻体区等那些会用到标识层（MARK），只是表示它的电阻区域，这些LAYER只起标识作用，在工艺上没有实际操作如扩散、注入等。这是layer类型的不同而已。
其它选项你应该明白的吧，期待有大虾解释一下transistor chaining、transistor folding、preserve mapping三个选项的意思啊~

非常感谢你的帮助，前面那6个选项，我在看一个北大的cadence教程里说，选第一行前2个和第2行前2个，但是不知道具体的原因。第2个问题我已经明白了，谢谢

XL用起来也是有利弊的！

求教弊端~

transistor chaining、表示管子串联在一起；transistor folding、大尺寸管子可以折叠preserve mapping可能是保留原样吧（不是很准）

3Q~

请问一下，我的design下拉当中没有Gen from source是怎么回事呀，怎么调出来。谢谢

要用XL才会有那个