FPGA最多能跑多少M时钟由什么决定？

是由FPGA公司提供的手册决定的呵呵

It depends on your design,

有多种因素，包括片子本身，你的设计编码?关键是你的设计形式

在modelsim里面可以得到一定的信息。

第一由FPGA的工艺决定。比较高档的FPGA对于相同的设计能跑更高频率。
第二由设计本身决定，对于同一个FPGA，采用不同的设计方法，可能频率也不一样，一种是资源跟速度的关系：这个频率有时候跟资源是矛盾的，有时候为了增加速度采用大量的时序设计，还有就是速度跟组合电路的关系，若逻辑比较大比较深的话，组合电路延时增加，可能这一块成为整个设计的瓶颈。

两个rigisters之间的组合逻辑的最大时延.

理想的最高频率是由器件内部触发器的建立保持时间决定的，实际的最高频率是由你的设计决定的，基本上取决于两级触发器之间的电路延迟

由你的设计决定

FPGAxXXXX型号和你的设计中寄存器间的最大延迟时间有关，可以去看看时序分析相关的资料。

这个应该跟你的设计有关系

资源跟速度的关系

第一由FPGA的工艺决定。比较高档的FPGA对于相同的设计能跑更高频率。
第二由设计本身决定，对于同一个FPGA，采用不同的设计方法，可能频率也不一样，一种是资源跟速度的关系：这个频率有时候跟资源是矛盾的，有时候为了增加速度采用大量的时序设计，还有就是速度跟组合电路的关系，若逻辑比较大比较深的话，组合电路延时增加，可能这一块成为整个设计的瓶颈。

回答比较全面

14学习中

最大时钟当然是取决于这种FPGA的工艺还有你选择的型号了（45nm一般比90nm快，问题价钱也摆着。）
实际设计的时钟取决于你设计的优略（比如说流水、乒乓），全局时钟的应用，约束、外部的总线（LVDS阿，多电压什么的)，很笼统的。

需要分段讨论:
Design 速度 ,FPGA 器件的速度.

最长路径时延决定

高频时，时钟会严重失真，包括延时等综合考虑，制造工艺影响也很大

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感觉应该这么问比较合适：给定一个FPGA，怎样才能使它运行到尽量高的时钟频率。这跟扇出多少，两级触发器间组合逻辑的多少，pipeline的设计，P&R，资源利用率，等都有关系

应该是自己的设计决定的

我觉得LZ应该问的具体些，比如cyclone II器件最快可以跑到多少M比较有意义些

实际上这是个很复杂的问题，多方面因素，但是，fmax确实是个重要的指标。

看设计
想要跑到手册上的高速度>150M, 基本上每个时钟不做太多运算就行了
同时走线延迟最好也限制一下。因为一般的FPGA对角线延迟10几个纳秒哪

由工艺和关键路径决定。当然软件综合以及布局布线也是有影响的。同时也不要忘记PVT。

由最长的延时决定

6楼说的对

看得出来 干过几年

说的太玄乎， 小编不要这种答案 没说你不对

似乎是 有点 纸上谈兵的学院派
观点狭隘了