请教个简单的时序问题

我们的课程是设计一个SRAM。其中一个小模块是将读写WR信号转换成prec，实际功能上是没有任何改变的，相当于导线似的。但是老师给的参考电路图中，“读”信号的路径中加了四个反向器，有意比“写信号”多出几个门的延时。如此设计的真正用意是什么呢?
老师解释得有些简略含糊，好像是“写”信号的后续操作要比“读”信号的要复杂些，所以前面的传输要缩短时间，为后面节约时间，最终能达到读写同步的效果。
自己还是不太理解，请高手指点一下迷津吧，谢谢！

不清楚，同问。

我想你们的设计是否是基于FPGA的?
如果是的话，我们在设计中也遇到这样的问题，这样做是因为没有做时序约束而采用的折中方法。
关于这个问题，我们有请教过俊龙的工程师，针对(altera的FPGA)，他们在库中提供了LCELL,就是为了专门做timing的，
我建议小编试试用LCELL代替4个not，观察一下试验结果。
我抛个砖，希望高手共同讨论！