请教大家一个问题，关于分频的程序

做一个4分频的模块可不可以计输入时钟的上升沿?计到两个，然后输出时钟反向，并且计数清零?我是个新手，想做个试试，但是编译总通不过。郁闷，请大家来帮帮我，看看我这个想法可行么?可行的话，我就看程序有没有错了。

可以，但是繁琐了
2的整数次幂分频用计数器就可以实现了
对源时钟计数，比如计数器变量counter
那么counter[1]的输出就是源时钟的4分频，counter[2]是8分频，其他同理类推

哦，谢谢了，明白了

我编译的时候clkout<=~clkout;这句话他说有错误
错误是
Error (10137): Verilog HDL Procedural Assignment error at div3.v(15): object "clkout" on left-hand side of assignment
must have a variable data type
请问这个市什么原因?

要先定义clkout为reg变量