FPGA的分频器设计

谁帮忙设计一下

模数转换芯片ADC0809以及串行通信部分均需要有相应的时钟驱动。而此次选择的Altera CycloneⅡ系列FPGA中的EP2C5T144C8的系统时钟为20MHz，因此根据需要要对系统的时钟进行分频得到各个模块需要的时钟驱动。其中ADC0809的时钟驱动最多不能超过640khz，这里选择其驱动时钟为500khz，因此应该对系统时钟进行20000000/500000/2=20分频。对于RS232时钟的设置时通过选择的波特率决定的，基于本次设计的要求UART选择的波特率是56000，每秒钟可以发送5600个数据，因此波特率产生的频率应该是56000*16=896000hz，最终的到对系统时钟进行20000000/896000/2=11分频。