作FPGA时遇到了两个问题

请教各位高手两个问题：
1。我用xilinx对Verilog代码进行综合以及布局布线。但在综合时，综合报告里显示：
WARNING:Xst:1291 - FF/Latch <INT_ie_6> is unconnected in block <all>.那么我是不是要手动连接?
2。我在程序中例化了一个RAM，是双口的，一个口只读，另一个口只写，他们共用一个时钟。但在布局布线后用modelsim进行后仿真时，显示了时序错误信息：
# Timing Violation Error : Setup time 0.000 ns violated on X_RAMB16_S1_S1 instance tb_all.all.\RAM_BIT_RAM_BIT/B5 .display_zero on CLKA port at
simulation time 6212.258 nswith respect to CLKB port at simulation time 6212.258 ns.Expected setup time is 0.255 ns
可是我不使用这个例化的RAM，而是自己编写一个RAM，则不会出现这个问题，仿真结果正确。不知道为什么。

作FPGA时遇到了两个问题
1。这个warning可能没有关系，要根据你的代码判断。
2。你是做后仿真遇到这个问题么?是不是因为同时读写了同一个地址?

作FPGA时遇到了两个问题
请教小编，1。为什么这个警告可能没问题?2。是的，是做后仿真遇到这个问题，同时读写同一个地址。可是这有什么关系吗?