有谁会开发Verilog仿真器吗？

要做到什么质量的，开源的有好多吧，结构的话，纯数字仿真器前段一个Hdl parser，然
后基于event driven的engine，然后dump标准格式波形文件。

能提供一个开源的吗？
给个下载地址也行。
还有，有文章或资料描述吗？
hdl parser需要分析成中间形式的门级电路么？

这是又要课题结题？

分析成门级那叫综合了

综合包括translate和mapping两个阶段。translate的目标是gtech.v库。不知道仿真是不是也有这么一个过程。

一个parser就要3，4万w行代码  
  

如果用高级开发工具，比如MATLAB呢？虽然跑的慢点。

search geda  
  

GPL Cver 2.12a

有perl开元的parser，1w多行，有不少bug  
  

Verific Design Automation builds SystemVerilog, VHDL, and UPF Parser
Platforms which enable its customers to develop advanced EDA products
quickly and at low cost.
Verific's Parser Platforms are distributed as C++ source code and
compile on all 32 and 64 bit Unix, Linux, Mac, and Windows operating
systems.
Verific's Parser Platforms are in production and development use
today at numerous companies worldwide, from EDA start-ups to
established Fortune 500 semiconductor vendors.
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iverilog，github上搜verilog，按星排序，前两三个里就是

c++写的，貌似