cpu从2005年近亿晶体管发展到现在几十亿，多的管子干嘛用了

增加功能了呗：
cache变大了，指令变多了，硬线程，多核，流水线增加，更加复杂的总线协议等等，都需要更多的逻辑来实现。

cache是大头。

三级cache一共也没有几M，怎么那么费管子？几个管子实现一个cache？

http://ark.intel.com/products/84679/Intel-Xeon-Processor-E7-4850-v3-35M-Cache-2_20-GHz
L3就有35MB=280Mb
假设一个bit sram需要8个管子，cache里面各种控制电路，tag数据等平均到每个bit要2个管子，这样平均每个bit一共需要10个管子
这个cpu的L3就需要2800M个管子，也就是28亿个

第三级cache怎么会有35MB呢，一般不都是8MB，64Mb，顶多640M晶体管实现，也就6.4亿
管子。

单核变成16个，32个，64个的众核，这个能理解吗？

还有l1 l2呐  不过我想给你10亿管子你不可能100%利用率吧

主流不还是4核？三级缓存是共享的吧，不是每个核心都有三级缓存。

谁说主流是4核，服务器32核起步

刚刚找了下6700k的版图  你可以去看看  8MB的l3

找到了就顺手发一下嘛

取暖
今天好冷

你别说，Intel的三级缓存什么有意思的尺寸都可能有的哦。

是这样的，一般来说无论X86还是ARM 基本上市4个核心一个簇， 一个核心一个L1 Cache，然后一个4个核心分享一个L2 Cache， 多个簇，比如4个簇~6个簇，等等分享一个L3 Cache ，面积大一般都是里面的Memory 占的比例比较大

难道不是商用4核微处理器同时拥有L1、L2、L3三级cache？

英特尔也用簇这概念？AMD也用...？

小数点，咳咳。

notebook主流估计是4核

不是吧，大概L1独占，后面共享，具体怎样高效，欢迎来CSARCH版讨论Cache organization问题

这么做显然是因为L1、L2、L3在速度和成本上不能取得平衡的结果。L1最快、最贵。
那这三级高速缓存到底在结构上有何不同，基本器件上又有何不同？

结构上都差不多，你可以这样看，同样的库，接口配置不一样，访问速度可以不一样，L1 可以跑在1G， L2 500， L3 250好比这样，但是工艺都一样的，器件上差别不大

有图吗？能不能整个图说说？

你百度之，你到底干嘛的，问的问题都是很奇怪呀

都被csarch版那帮人抢走了

他们抢管子干嘛？又不能当饭吃啊

抢了管子才能换饭吃啊