用于soc芯片数字供电的capless ldo设计

现在好多实际soc芯片产品上，给数字供电的ldo开始用capless了，用capless ldo可以
节省offchip cap，另外最重要的是可以少一个电源pin。国内的建荣，杰里的一些蓝牙
，mp3芯片数字部分都采用了capless ldo供电。
看了一些jssc上的paper，这种capless ldo采用好几种架构，FVF（flipped voltage f
ollower）， Leung的Damping-factor-control frequency compensation， 动态零点补
偿等。还有些直接就用cascode 补偿的两级运放做capless ldo。
我现在想设计一个capless ldo用于数字供电，最大电流大概为20mA，最小电流大概为1
00uA，输入电压1.4V，输出电压1.2V，输出端大概接片内200p电容。
1. 实际产品中，大家一般采用什么架构的capless ldo用于数字电路供电？不想用复杂
的
2. 因为一般capless ldo的transient response不是特别好，看到有些capless ldo加了
一个快速环路，来加快transient response。 实际产品中一般会加吗？大概怎么实现
谢谢

我有限的经验，只要普通的结构，能把几百pF的负载搞稳定，应该就能用
瞬态特性差点儿无所谓，有on-chip cap平滑，另外数字电路他们的margin很高，电源掉下来回不去，也没事儿

你说的普通架构就是两级miller补偿的运放？
谢谢

我们也用过

如果负载有几百pf，当ldo负载电流比较低时，两级不怎么容易稳定，那么miller补偿的
电容也要比较大。
有没有采用miller补偿电容倍增技术来降低miller电容的值？

搞定稳定性方法就多了，我觉得只要能稳定就行