请教一个关于ARM CPU架构硬件设计的问题

是关于ARM CPU架构硬件设计的问题：
同样是多核arm-A9 CPU设计，有的是面向操作系统的多核耦合工作，有的设计却可以单核各做各的数控、或运行不同的RTOS。
看各方的架构图，cache结构都一模一样。L1对cpu子系统只有一路接口。那么区别具体到底在哪些呢？
这些区别是否涉及到arm某些IP以及feature license？
如果想将两种设计合并为一套静态、可配置的设计，会付出什么样的代价呢？

A9的l2$本来就是分开的，需要用户自己集成。

请问您用过MPCore吗，能否说说？

12$是啥？欢迎ls来CSARCH版继续讨论该问题，不同的视角或许有不同的精彩

L2 cache

用A9运行RTOS，而且还带L2 cache，不可理解。

带L2 CACHE跑RTOS，估计不是轻量级的OS吧。
难道linux RTOS模式跑？

个人理解，RTOS主要在于RT性，带cache的CPU由于cache命中与否，
任务的执行时间是没法确定的。

面向操作系统的多核耦合得是统一编址吧，就会有复杂的cache coherence问题需要处理。
各做各的就没有这个问题，通过总线交换数据就行了。
所以看着都是一个核带一个L1，实际操作还是有区别。

hi,欢迎来CSARCH版继续讨论该问题

抢生意啊!

贵版财大气粗，分我版点粥喝；而且L2Cache一致性问题，来CSARCH版讨论多合适

那都是前BM大神们的遗泽呀，我庸碌无为的，总担心人气掉落...

一个核带一个L1，这个我本来也觉得比较通顺
但是比如我看到altera多核asic fpga和xilinx的cpu架构图，他们一个是SMP，x的不是；x的可以跑一个RT一个linux两个操作系统，而他们的cpu之间和L1之间也只有一套bus。