请教一个PLL稳定性的问题
背景：目前在仿真一个LC型的PLL，在这个PLL中有两个环路。一个主环路就是PFD,CP,LPF，VCO构成的环路，即常规的PLL环路；另外一个环路是VCO内部的幅度控制环路，用来控制VCO的输出幅度的。
目前的这个PLL在时域仿真时，出现了不稳定的现象（即：LPF的输出电压，也就是VCO的控制电压存在一个大的纹波，幅度值为0.2V，基本判断这个PLL不稳定）。
但是，将VCO中的幅度控制环路打断，不让这个环路工作，则大的环路能够正常工作，电路能够锁定。小环路的相位余度88度（用PSTB仿真）。
现在的问题：如何来验证整体PLL的环路稳定性，如何求取其相位余度。特别是在cadence中，如何操作，是否也可以用pstb进行操作？
谢谢！
只有这两个环路么？你的VCO和PLL是用一个LDO供电还是用两个不同的LDO供电的？
我以前碰到的PLL不稳定一般都是LDO的问题。。
至于幅度控制环路为何能带来LPF输出电压的不稳定，乍一看这两者之间似乎没有直接的关系
这个幅度控制为什么不做成数字的，上电或者切频率做一下就完了。你这样调幅度gm管的等效电容一直在变，设计太复杂了，风险也高，一般来说模拟ALC环路还会影响phase noise
应该是polar loop吧。
polar的话一般AM path不会做成环路的，就算做digital loop功率控制也不会做在VCO上，而是放在后面的PA driver上
一般polar loop不会在vco这里就调制了吧？而且vco的振荡幅度和reference电压（AM信号幅度）还不是线性的，在这里AM不合适，估计还是为了温漂什么的...
双环路的稳定性肯定不好弄，把pll别的部分做成behavior model能仿真吗？
会不会是VCO幅度控制的环路响应太快了，干扰了PLL的正常锁定？
把幅度控制环路的带宽减小到PLL带宽的1/10以下看看呢
前仿真，电源上没有问题。
幅度控制通过调节尾电流，尾电流引起交叉管的寄生发生改变，从而导致频率发生改变。
恩，我把ALC环的带宽做得很小，GBW=1M，可以减小phase noise.
为什么不采用数字式的，这个受到非技术性问题干扰，我只能选择模拟的方式。
有这方面的文献（模拟环影响phase noise，数字幅度控制）推荐吗？谢谢
1M的GBW。
这个问题已经解决了。谢谢
能推荐一些文献，分析用模拟ALC影响gm管等效电容的文献吗？谢谢！
如果没有PLL，单纯调节VCO的尾电流，VCO的输出频率是有0.2V×KVCO那么大的变化么？
蛮大的。。。
两百多M。这个问题现在已经解决了。
既然解决了，讲讲怎么解决的啊
VCO中的MOS Vara过大，导致了KVCO比较大。电路中的MOS varactor中的Finger值在一次修改过程中，不小心填大了。。。本来是2，结结果填成了20.。。。