门控时钟如何加综合constraint呀？

要综合的design，有两个时钟输入，
一个是clk，free running的，
另外一个是clk_gated, 在design外面做了门控的。
我的design里面有很多module，有的接clk，有的接clk_gated，之间是同步关系。
请问constraint应该怎么加呀？

同问

直接定义两个时钟不就好了
两个之间是true path

直接定义两个时钟，频率定义成相同的自然就是同步关系

既然是同步何必输入两时钟，一个时钟就够了，门控输入可以用时钟锁一拍如果逻辑上允许。这样创建一个时钟，里面的sta自动完成

这个问题和clock gating没关系，因为clock gating逻辑是在你的design外面
对于你的design来说，看到的就是两个普通的clock port而已