Re: formal的时间过长，有哪些原因
时间：12-12
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1. design ware导致了太多的优化
2. 过多的优化选项导致设计比较复杂
3. 过多的优化+综合工具的BUG
2. 过多的优化选项导致设计比较复杂
3. 过多的优化+综合工具的BUG
DC下 man set_verification_priority
这个命令可以限制一些DC的优化力度，减少FM verification的effort.
计算逻辑过多
谢谢大家