帮忙给看一下VHDL与VERILOG的等价问题(已经定位到问题，请大家
时间：12-12
整理：3721RD
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jtag_logic.vhd
附件里，是两个文件，实现的是从JTAG到FTDI USB芯片的转换，跑在MAX的CPLD上的
源代码是VHDL的那个，在网上找的，然后自己加了几个信号，可以在MAX上跑，功能没有问题；
verilog是找了一个VHDL转verilog的工具转的，自己修改了一下，但是还是不好使，请大家给看看，怎么回事啊？
哪里修改的不对吗？我是从代码的等效性的基础上改的。。。多谢！
呵呵，想到用formality了，只是感觉改完了，还不错，有点不服气。