新Fab不提供标准单元库，这么破有戏不

   手里有个设计项目，要把我们原来TapeOut的一颗芯片移植到新的Fab上做，但目前这个Fab只有Design Rule、Spice Model、DRC/LVS Rule这些做analog设计的东西，不提供标准单元库等Logic设计流程必备的资源。芯片里边纯Logic的部分不是很大，大概1万门左右，工作速度也不是很快，200K左右，就是一个I2C加上一些时序控制电路和译码电路。我们想参照原来Tapeout正常工作的那颗芯片Logic部分的网表和版图布局布线，对新芯片Logic部分全定制手工做Layout，然后再用寄生提取的网表仿真一下时序是不是正常Work，就是类似于反向工程的后半部分，只不过我们已经有网表和对应的gds了，不知道可行性如何？我知道这可能是个体力活，但电路复杂度不高，大部分都是重复的Cell，布局也可以参考原芯片，可能最主要的工作量在布线上吧，不知道这么预估对不对？
   PS：我不是很懂数字设计，想请教一下各位专家，如果综合和布局布线用到的单元不多，我们能不能按照新Fab的Design Rule把这些单元的Symbol，Schematic和Layout都做出来，然后替换掉原来老Fab标准单元库的相关内容，等于重新做一个浓缩版的标准单元库？个人拍脑袋的想，这种方案不是很靠谱，做个库肯定不可能这么简单吧

组合逻辑如反相器，与非门等电路问题不大，无非是工作速度与原先的工艺有所区别而已。
时序逻辑电路的单元可能会出现问题。类似SRAM，DFF之类的时序逻辑电路，
读写都依赖于一些管子驱动能力的比例。更换工艺后比例不对可能导致写不
进去或者读不出来。

倒是没有SRAM这个，DFF肯定是有的，是不是这么弄完只要后仿验证读写操作都没问题就可以了？

我也是这么打算的，只要Spice过了就应该问题不大了，不过这真是个纯体力活~

fab不提供，你可以找专门的library vendor啊

一万门有点太多了，如果有scan几乎是不可能的
手搭逻辑最大的问题是hold violation，不是速度慢可以解决的
如果对yield要求不严，对温度不严，可以通过加强测试的方法尽量cover到..
有风险，不是不能做～

你不是有网表和sch了么，现在是个layout tool就应该有SDL
laker已经有了，cadence的也必须有了，直接SDL对于万门电路
还好吧。不过。。。仿真什么的。。。

这个有什么难的，我们公司的一个项目，需要抗辐照，所有的数字电路要环形栅，还要几倍冗余。不一样没有标准单元库，没有就做呗。反正我们是自己做了一套库，有专门的抽取软件抽取各种参数。然后用spectre验证一下，是吻合的。前后也就1个月时间，总共两个人做的。后来好几个项目这么过来了，都一直用这个库，每出现过问题。

是换同代工艺么？查看spice model，如果core mos的参数区别不大。直接把以前的Log
ic版图按map换gds no. LVS过了，drc具体分析。一般也就能用了
要是换代的工艺，或者工艺区别非常大。以前的schematic也是没法用的

我可以鄙视LZ吗？最好重新做一套库，你可以找专门设计库的公司定制，当然也可以找我，哈哈。