问个标准单元版图设计的问题

有这样做的，从电路设计和工艺效应的角度考虑，没问题
从版图结构的角度看，会有一些麻烦，但只要你自己清楚有这样做的必要性就可以做

这个会有啥麻烦？
rail就是上层的金属层来实现的吧   既然是标准单元 不会涉及到高压之类的区域吧
对下面的标准单元的active不会有太大影响吧   ？
模拟的话曾经做过这方面的效应的提取   数字的stdcell貌似不会有问题

嗯，所以是说“对电路和工艺”没有影响，实际也真有这样做的
对版图结构的影响是指，这样PG rial上下两排就无法共用，额外占用了routing resource
在cell level来说，如果是high density library，一些复杂的cell如scan可能会非常难
连线，不得不借助M2；出pin也会困难些
在chip level来说，也同样减少了routing resource
所以对于cell height比较小的library是有些这些顾虑是需要考虑的