我不知道为什么大家不先好好看看复旦这篇Science的文章？
个人认为：1.这个半浮栅器件的主要创新点就是加入了一个Embedded隧穿晶体管，但其软肋是工作电压还是太高，如果利用好一点的工艺可能可以降低其工作电压；2.如果要用这个半浮栅器件来代替SRAM或者DRAM还需很长时间，但代替的可能性还是比较大的，特别是针对那些低功耗的终端系统。
PS：听说好像AMD准备要把DRAM做到Cpu中，可能这个半浮栅器件是一种解决方案。
这个半浮栅器件是挥发性的，也就是说断电之后，其存储的数据就消失了？新闻里面提都没提啊，如果这样，根本没可能做flash了。读取速度那么慢，怎么可能做cache？
手机上网流量宝贵，谁把通俗易懂的原文献的文字贴出来看看？
确实是挥发性的，单纯的diode 就算不挥发 retention也不会好
在各级政府和复旦大学的大力支持下，微电子学院已拥有一个可以加工10纳米线宽的先进微纳电子器件研发平台。这是媒体上说的，如果不是虚假宣传，可以看出其制程并不算太差，中芯国际也好不了多少吧？
现在，CPU的缓存主要是由“闪存”制造，其正式名称叫做“浮栅晶体管”。电子在通过浮栅晶体管时，还要同时穿过一面固体的“墙”，这一过程需要耗费一定的时间，从而实现对这些电子的临时存储。
如果说在浮栅晶体管中，电子需要穿过的是一堵“钢筋水泥墙”，而通过结构改造，在半浮栅晶体管中，电子只需要穿过“木板墙”，“穿墙”的难度和所需的电压得以大幅降低，而速度则明显提升。这种结构设计可以让半浮栅晶体管的数据擦写更加容易、迅速，整个过程都可以在低电压条件下完成，为实现芯片低功耗运行创造了条件。此外，半浮栅晶体管还能够达到更高的集成度。
“简而言之，缓存中使用半浮栅晶体管，将具有高密度和低功耗的优势，从而会极大提高CPU的性能。”张卫教授说
上面是记者的报道原文，看后真是令人不得不怀疑记者是学文科的，并捏造了这篇采访
那就是媒体报道不实了。
换个角度，就算是130nm的，慢到2ms的读取速度（楼主确定没有把2ns误写成2ms？），这么慢的速度能做cache么？
在没有加灵敏放大器的情况下，并且工艺又比较烂，为了保证测试结果，文章中只给出了一个2ms的读取时间，我把附件也贴上来了，你自己看看吧！我也希望我看错了！
那浮栅那部分用来干啥？做一个retention很短的flash，然后靠刷新来维持状态？
还有就是，那个embedded diode会不会影响工艺复杂度和尺寸缩小？
复旦那边有10nm的工艺线，我咋不相信？现在国内最先进的就是中芯国际的45nm的了吧
生产线和实验线是有区别的。10nm可以用EBeam。
浮栅是用来存储0或1电位的，1的时候MOS管沟道开启，0的时候MOS管沟道关断！
我觉得这个管子的retention在有电的时候应该比较好。
smic不能商业化量产28nm不代表smic不能生产28nm，这么浅显的道理却有人看不透…
smic号称能工业化量产40nm的，我觉得按常理，其实验室的工艺能力起码要高出很多，具体能做多少，不清楚，但按常理，通常实验阶段要走前几步的，工业化生产'一般总是落后于实验
”能做出某个线宽”，与 ”能工业化量产某个线宽的可靠器件”，这两者是有区别的，前者就是做出个样子货，工艺并没有吃透，很可能根本没法正常工作或者寿命很短
复旦这个，有可能是指做样子货的能力达到10nm，还有一种可能是记者报道错了，做样子货也达不到10nm
就是一个良率的问题，GB最近也才把28的良率提高到50%，smic估计还得一段时间
刚才粗略地看了一下你贴的文档，理论上区别0和1的时间不需要2ms吧，fig2图A那个向上的斜坡达到0.5uA不就能和图B区别出来了么（也许是我没看懂）。
当然，这时间也是几百ns级的了，也很慢，有待改进
这感觉就是把浮栅当电容储荷啊，读取的时候还属于破坏性读取，把电荷完全释放了，正常使用应该不会这样，需要定时刷新维持，
为啥比照对象是6管的sram呢，应该拿电容型的ram做参照比较