VCS 仿真速度问题请教大虾

环境是在外时钟5MHZ，cpu 时钟为40Mhz,仿真速度很快，之后设计挂上120MHZ PLL（用always 做了一个假PLL，不是模拟的PLL），120MHZ一直震荡输出，但没有驱动任何硬件，请问，为什么仿真速度慢到无法忍受。如果再跑480MHZ岂不是更跑不动了。请教大虾

最好看看仿真时间是否还在推进，PLL model容易写出timing loop。

看来仿真是能推进的，那就不是timing loop的问题。
如果只是你说的从3秒到20秒的话，也是可以理解的。verilog simulator的行为模式是推进时间，查看event，根据event遍历所有代码块，比如always block，就散你一个寄存器因为enable没有变化，但仍然会占用simulator的处理时间，所以你频率提高之后，时钟event增加，simulator的处理时间也会增加。
此外比如timescale等也会导致仿真时间的变化

这个event不是指采集信号吧……clock翻转一次就是一个event，很明显的时钟快仿真确实会慢。你可以加一下选项看profile，看看具体是哪个模块消耗大。

什么叫占用编译时间？
always #4 clk=~clk难道不是占用运行时间吗？

看不太懂你的意思……不知道为啥这么写就会有这么大的速度差异。
profile的话，在仿真时间本身就很短的时候参考意义不大，一般就是用来定位tb代码是不是哪里有问题：）