Re: FPGA的BUFG可以级联么

还望详解...谢谢
另外再请教几个问题:
1.假设clka经过4分频得到clkb
这样clka和clkb在FPGA上可以很好的balance吗?
2.glitch free的clkmux在FPGA如何实现...
直接调用BUFGMUX么?这样输出clock和两个输入clock能很好的balance吗?

bufg只是把信号连接到时钟网络上，而不是增加时钟的驱动能力。
要想balance时钟，需要先把时钟连接到时钟网络上。
clkmux应该只能静态切换时钟。
FPGA里面尽可能不要使用复杂的时钟网络，否则时钟资源会不够。

谢谢
是不是可以理解成FPGA上接到时钟网络上的所有clock的network delay都是非常接近的.
比如clka接一个BUFG去drive该clk domain下的所有flip-flop
clkb也接一个BUFG去drive该clk domain下的所有flip-flop
即便clka和clkb毫无关系,但由于clk network其实在FPGA中是事先做好的,所以clka和clkb的network delay是非常接近的?