这个ADC做的不错啊
12-Bit, 270 MSPS, 1.2 V 模数转换器
谁能下上面的论文么
Xuan Wang, Changyi Yang, Xiaoxiao Zhao, Fule Li, Zhihua Wang, A 12-bit, 270MS/s Pipelined ADC with SHA-Eliminating Front End, IEEE ISCAS-2012
here you are.
nice啊 呵呵 李老师还是很牛啊
教了我很多分析方法，可惜我当时太懒了 学得不多。
看了文章，米有花里胡哨的东西，就是硬生生的做出来了。
reference buffer应该比较难。
是啊，个人感觉越是高速的东西还是尽可能简单点好，难点在于对时钟抖动的控制，去掉采样保持后对孔径误差的控制以保证足够的输入带宽，还有CMOS工艺如果不带输入buffer的话，高速 Pipelined ADC的输入驱动也是个问题，高频性能对测试时钟的要求等，估计这测试也要挺讲究的。
同感。能用简单的方式实现最好不过，
但是有时候没办法，只能用用复杂的招式去控制偏差或减小非理想性，如果代价可以接受，我觉得也还挺好。印象很深刻的是，前段时间rda有位元老在这里讲他们创业初期好像就用一个硕大的（暂且这么描述吧）FIR还是IIR滤波器去调电路，最后才搞定芯片无外接时钟什么的。
公司根据特定的需求和应用可以这么做
但学校里面不能一直这么做下去，想想瑞萨那颗11bit ADC
做ADC，高质量文章真心难发啊
在这个指标基础上，把功耗做到60mA以内有哪些办法呢？
一定飙fom的话，还是有不少方法的，随便举个例子：
换先进工艺，把模拟做简单，降性能降匹配降面积降功耗，然后用更复杂的数字后处理。这
样先进工艺就可以换fom了，虽然听起来很无耻，但过去这些年一群人都是这么在做。
他文章里说mdac就耗费了70ma，加上reference的电流。。。。。。60ma几乎不可能啊。
恩，sha-less是个亮点，能做到如此高的输入带宽，很是强大。
60mA就看看SAR有没有希望了，pipeline的adi，ti可以做的很低，但是也不止啊。
孔径误差和带sha的要求是一样的吧，mdac和adc之间的匹配比较难，速度快了reference、offset、kickback都是问题。
adi的作风是把各种指标做到极致且健壮，比如12bit的pipeline enob做到11.5以上
通用芯片这么做，功耗大点也正常吧
有时候拍拍脑袋想想似乎也可能，比如interleaved + op shared
但实际又会遇到一些其他问题
T总都说走数字化路线也没啥不可能啦
interleaved遇到时钟匹配通道匹配的问题真是要挂，除非特定应用，复旦的14bit 200M就相当好了。
skew insensitive或者calibration？
我也不懂，瞎说啦
就是想请教一下如果要做12b200多Msps还想功耗低有些啥好办法不
我觉得靠两个通道共享运放的主要问题就是采样部分的时钟不匹配，在两个通道的时钟要是能搞定，那60mA做到200M应该是没问题的。
ref还不就那几招，也够用了，这个硬做也没啥
看了一下文章，测试很牛，感觉发到更高级的期刊会议都行。不过还是有点疑问，请教下，比如文章fig2中，从vin到mdac的电容上假设是有相位差的，保证vin到latch的带宽足够大（pre-amp）是不是反而不能保证与mdac之间的相位差保持一致呢，是不是应该让路径上的负载电阻电容包括寄生在内都一样才能最好的保证matching？mdac的clk1b和latch的clk1b貌似也有matching的要求。。。
另外带宽是按1/8LSB计算的，不过就算孔径误差只有一点点，也会影响opamp输出幅度，从而影响到线性度吧，这样对带宽要求又变高了。不知道这样理解是不是有问题。
事实上，对于MDAC和Sub-ADC两路，一种你可以做到totally matching，再一种就是两个都做到速度足够快，这样即使不matching，淫威settle够快，也都在精度范围以内了，再加上这里pipeline的Sub-ADC对offset本身的tolerance，有微小的相差也不会有太大关系。至于你说的opamp的输出幅度，这里如果存在孔径误差的话，opamp的输出幅度是会增大，但只要在所说的1/8LSB range之内，opamp输出就会在conversion range之内，因为本身运放设计的gain和bandwidth已经足够，所以也不会是问题。