请教2分频generated clock和source clock之间timing check

请教一个2分频generated clock和source clock之间timing check的问题？

首先在design input pin(PCLK_IN)上create 了一个clock "PCLK",
PCLK 和 (经过一个inverter )的 "~PCLK"同时送到一个二选一clock mux

design 内部会用这个mux的输出作为clock， 同时又用这个mux clock输出做了一个二分频clock (generated clock -divide_by 2), command如下
create_generated_clock -name PCLK2D \
-source [get_ports PCLK_IN] -divide_by 2 [get_pins GRP_CLOCK/DNTPCLKIND2/Q]
clock mux只会二选一，也就是说PCLK和~PCLK, 不会同时存在。
现在出现了如下不期望 timing check, 求救该怎么办？多谢了。

~PCLK和2分频clock (其phase是按PCLK生成的)之间的timing check,
我期望的是~PCLK和 2分频clock (其phase是按~PCLK生成的)之间的timing check

多谢您的帮助~~

rtl里面写了负沿触发器吧，直接在mux后面create clock吧，先build sub tree

是不是用这个好点？
set_clock_groups -logically_exclusive -group PCLK -group PCLKIN

set_case_analysis；或者create 2个generated clock，然后用clock exclusive设置，用false path也行。

不好意思 原文没有说清楚
PCLK就是create在input port PCLK_IN上面的。

set_case_analysis试过了 不行
请教下”create 2个generated clock，然后用clock exclusive设置“
这个具体怎么操作？
多谢了

我的意思是create两个clock，一个正相一个反向

false_path吧，为啥不贴个图一目了然，写这么多看着都累的慌