技术话题之2：低电压模拟电路设计
一个差分对，最小的共模电压不能低于尾电流vdsat+输入管vgs，输入管vth在最差工艺下会有5，600mV，这样输入共模一般都得大于1/2 VDD，如果是PMOS输入小于1/2 VDD。但是从信号dynamic range出发，最好是1/2 VDD，这个怎么解决？
另外如果共模电压为1/2 VDD，那么信号通路上如何有互补开关，在某些corner下，互补开关甚至无法开启，如何解决？
没有应用需求
很多时候不存在这个问题
存在这个问题，例如用5V标准Vth工艺，做1.5V~5V电源范围的话，那么就电平移位。
如果做不了，那么就换工艺、换电路、换结构、换系统要求。总能够凑够要求的。
40nm真不熟悉。
不过都到比较器输入端了，修改共模很容易吧？移位下就可以了。不过你肯定不明白我说什么，其实我也不明白你的要求。
简单来讲，如果做起来困难，就绕过去。
你的问题是自己挖了个坑，然后跳进去，这样神仙都就不了你。
你一定要电源=1.2，然后vth=0.6，然后再告诉我共模=vdd/2，然后问我怎么办？
怎么办呢？我只能说，神仙也没办法了。
但是你可以修改上面任何一个条件。或者删除掉任何一个条件。就ok了。
嗯有道理。
我的基本想法吧
对于PMOS可以引入衬偏来降低vth，开销很小，这是对于比较器，信号共模可以在1/2 VDD
对于电阻反馈类的运放，或者RC 滤波器，输入输出处共模可以在1/2 VDD，但是运放输入端可以维持在其他比较舒服的值，如果是采样电路应该也可以的，但这个主要是从开关决定了与运放输入端电平不可能是1/2 VDD。
讨论问题不是你这样的吧
我提这个问题多少是觉得有些自己的想法，也不是凭空提出来的，所以你得想想，说说详细点，这样大家交流才有收获。
我已经给你提示了吧
1、调电源
2、调vth
3、调共模
4、取消以上任何一种限制，这个是结构优化了。
这难道是凭空的吗？
好吧，对不起，我回答你的问题太不客气了。
但你是有自己想法要得瑟呢，还是真的在问问题？
上面那个问题，人给你提示了，down给你paper了，然后还要问怎么做到运放里面去？
好吧，我也告诉你了。难道我的态度太差了，那真是对不起。
给你一点建议，讨论就把心态放平点，不要一副居高零下的姿势，不要搞得所谓的高人话说半句，willysansen 说用NA，调sa sb，调L，这都是调vth的方法。
别人问问题，是讨论，不是让你来显示水平高，OK?
anyway，谢谢你得总结了，不过太隐晦了，除非我已经知道确切的答案。
还有一点电源不能调
你还没有明白我的意思，这个c-r-c是基于那个波特图的那个原理，所以叫two-pole compensation，那么实现这个波特图的有没有其他方法也就是RC网络?
有个问题，40g和40lp的电压不是0.9和1.1V吗？当然稍微高些可能也没什么大问题。
你现在在做40了，如果有时间我和你讨论一下好吗？
这个事情搞笑的是
人忙忙碌碌给你指路
给你down paper
原来是配合你的技术话题啊
我看了半天连个谢谢都没有
看来这里没人回答技术问题真的是有道理的
还是得具体细化，用途是什么比如SDM，SAR，Pipelined（现在用的少了，尤其是低压下）；速度和精度要求。个人感觉比较器还是速度更关心，低电压下的工作在现实中其实很少遇到，问题不大
你没看到谢谢两个字？
如果你是抱着这样心态来给别人回答问题，抱歉我不需要你的回答。
况且想toctory这种口气他自己也意识到了。
没有谁比谁强大，有礼貌的问问题，把问题说清楚，有礼貌的回答问题，这就是rule，仅此而已，别扯其他没用的。
好多做这个的，在audio op里面经常用
high bw filter里面也常用，sdm adc里面也有用。
crc可以，加前馈也可以，把isscc最近5年翻一下找找 20mhz的 sdmadc里面有
德国人做的
1 射随
2 有clk 就boost clk，没clk，先搞个ring, 然后boost switch的vdd
既然是请教问题，位置放低点没啥坏处啊。
反正你受益啊，心态 呵呵
人家懂得多，姿态高点没啥问题，要求别那么多。
你最在乎的是问题的答案，还是回答问题的态度。
你要是都要，估计很多时候都需要回家问爸爸妈妈，呵呵
话糙理不糙
为什么你得假设回答问题得态度差呢，这就得是必要条件么？
中国人稍微牛一点就得瑟？话说半句
我只是响应前面网友来开个话题
“板上的牛人”，你怎么知道诸多潜水的人就一定比你差呢？再说你也不是万能的，听听别人的想法也许会开拓自己思路，模拟这个东西本来就没有定式。
扯远了，想不到一个技术问题，就因为牛人要坚持姿态高搞成这样。
技术问题就是相互平等的讨论，时刻要把我比你牛挂在心上，处处显示，我很反对，nice一点不可以么？
人家又没求你回答，你干嘛自己跳出来装啊