请教个DC的问题：analyze&elaborate 和read_verilog有什么区别

跑DC综合的时候遇到一个很奇怪的问题，
开始时是用read_verilog command读入design, 然后link,
但是报两个module
“Cannot find the design”
”Unable to resolve reference“
但是两个module明明就在code里面。
语法检查没问题。
改用analyze&elaborate 把所有module design读进去 然后link
就不会报错，没有任何问题。
请教下这是什么情况？多谢您了。

你那两个module有parameter并且instance的时候parameter的值跟里面的default值不一样吧

高手 的确如此
那么用read_verilog方式如何解决这个问题呢

就用analyze和elaborate把，read_verilog读进去的时候直接就按照default的parameter给elaborate好了，你在顶层不同的paramter的module当然找不到了