#求指导# DC综合期望电路频率为100MHz，综合后没有报告violatio
时间：12-12
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RT，做了个电路，约束条件100MHz，跑完之后无violation。但100MHz在modelsim上直接用综合后网表做仿真时无输出；把testbench中频率降为10MHz有结果输出。不知道什么原因？
to check whether sdf is correctly annotated