怎么写以下的生成时钟约束
时间：12-12
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有以下代码：
always @(posedge clk or negedge rst)
if (!rst)
clk_cnt <= 4'h0;
else
if (clk_cnt < prescaler)
clk_cnt <= clk_cnt + 1'b1;
else
clk_cnt <= 4'h0;
assign clk_div = (prescale r==4'h0)? clk : (clk_cnt == prescaler);
其中clk_div是生成时钟，因为它不是寄存器输出，我怎么对它写generate clock约束？谢谢！
always @(posedge clk or negedge rst)
if (!rst)
clk_cnt <= 4'h0;
else
if (clk_cnt < prescaler)
clk_cnt <= clk_cnt + 1'b1;
else
clk_cnt <= 4'h0;
assign clk_div = (prescale r==4'h0)? clk : (clk_cnt == prescaler);
其中clk_div是生成时钟，因为它不是寄存器输出，我怎么对它写generate clock约束？谢谢！
后面再跟一个自己命名的clk_buf上把generateclock建在buf输出吧