问一个FPGA的clock验证的问题

最终要做一颗芯片，里面有很多clock gating
芯片有4-5个时钟源，clk_ctrl模块会产生很多时钟，大概30个，给后面的模块用。仿真是肯定没有问题的。
问题在于，做FPGA的validation的时候，clk_ctrl的模块生成的时钟是不能直接给后面的模块用的，需要插bufg
问题来了：
1. 用的X家的FPGA，bufg数量有限
2. 即使插了bufg，频率也跑不上去
求解决办法
谢谢

好的
谢谢
另外，怎么做区域约束？
BTW，A家的FPGA有类似bufg的东东么

约束请查阅X家的UG625（约束手册）
A家不了解，应该有

只验function的话，可以先用synplify设置Fix gated clocks 和 Fix generated clocks进行综合，这样时钟数目会少很多

lz试得怎么样了？
个人觉得如果用BUFG的timing不行的话，用BUFH应该更差。
期待lz的结果。

个人经验，要是时钟频率不高的话，不用bufg也是可以的。你插个驱动能力强的大buf试试。