buffer的延时的量级问题

1）ASIC中最后时序如果不满足，是不是可以用插入buffer的方法来微调。
一个buffer的延时最小能做到多少，与工作频率有关吗，与特定工艺有关吗？
2）FPGA中和CPLD中加入buffer，且保证到最后不被优化掉，一个buffer的延时最小能做到多少，与工作频率有关吗？
3）用buffer控制的延时，如果在高低温条件下，会发生多大变化？

buffer的最小延时,是指本征延时吗，应该是和工艺参数, layout(主要是W/L)和工作环境(PVT)相关的吧,和工作频率关系不大吧
可以参考所用的库，可以查到某个具体库里最小size的buffer的delay是多少

FPGA我不了解，说说ASIC中的buffer.
buffer delay当然和工艺有关系，例如同一个size的buffer使用SVT/LVT/HVT/LC/SC/LP等制造方法当然出来的delay是不同的。
在一定的工艺下，buffer delay除了自身的设计外，主要和输入端信号的transition time和输出端的loading决定的。前者通常是我们所说的上一级驱动能力。
ASIC中setup时序不满足，如果关键路径上每一级的timing都已经很好的话，在数据路径上插入buffer是没用的，能用buffer改善的一般是过长的wire产生的wire delay.当然插在时钟路径上另当别论。
关于在不同PVT下的delay差异，也不是很好比较，应为不同PVT下面驱动和负载也会变化。列个数据给你，T40SVT的BUFFD24BWP的delay好的时候9ps，坏的时候272ps。有些夸张吧？当然这是极限的情形。
一般情形下wcbc的delay差不多是1:3.3的关系...