请问如何防止dc综合的时候自动把reg优化掉

为了增大控制信号的驱动能力，对控制信号做了提前译码并复制了多路
reg之后进行控制，但是综合后这些值相同的reg总是被优化掉了，请问怎么处理呢。
btw，对于1bit的控制信号控制64bits的数据信号往往最大延时都是在控制线路上，这个一般怎么处理呢

1. set_dont_touch
2. dont worry about that, synthesis tool will auto optimize it according to the  library setting and your constraits.

手头没有alive的dc_shell，否则应该可以查到某些变量能够控制保留所有的DFF.
对于1，还可以使用set_size_only