给asic写的rtl代码如果要给fpga优化

如果对频率有要求，乘法器之类的还是要做优化

简单点可以把数据流的复位都去掉，asic往往不差这点

数据流的复位一般都不用，跟是ASIC或FPGA没关系

是优化还是prototyping？这俩差别有点大
可优化的东西其实不多，如果考虑针对FPGA的CLB结构来做代码优化，在这方面花费的精力太大，还不如直接交给综合工具来搞定；可做的也只有针对特定的testcase来将实际的RTL module转换成简单的、不影响整体功能的fake model。