请教低阈值MOS管为什么不常用？谢谢！
如果允许多做一次掩模板，还有其他什么问题吗？谢谢
多一层mask就是多付钱+更长的生产周期
能省为什么不省～
能简单介绍一下工艺厂是怎么调整阈值的吗？我原来一直以为是通过多一次掩模板改掺杂，那为什么native不需要？另外，我也不清楚为什么TSMC .18中没有PMOS的native，这有什么特别的考虑吗？谢谢！
我主要是希望在低电压供电且多叠几层管子，实现电流复用，降低功耗，而且像我这种刚进入实验室的新生更在乎在指标上瞎折腾而不太在乎费用、时间。。。。。。。o(╯□╰)o
另外，如何在TSMC .18工艺下实现NMOS管的衬底偏置？看版图，貌似可以画出P阱，但工艺库中好像没有提供有独立衬底的NMOS管？谢谢！
这个工艺用的是P衬底吧，P阱直接做在P衬底上的话没法偏置，除非有N埋层配合外延工艺或者Deep Nwell进行隔离
功耗大体现在什么地方？我一直以为是低阈值，漏电流大，但我这又不是数字电路，管子基本上是一直都饱和的，还有影响吗？谢谢！
独立的衬底一般用不到，看看能不能再电路上解决
一定要用的话就用deepnwell做。
如果不用低阈值管子，那么我想通过衬底bulk偏置来降低Vth，所以希望nmos管有一个独立的bulk端。
深阱和guardring有什么区别和相似？guardring貌似不能起到隔离衬底作用，但guardring除了避免闩锁外，隔离噪声是如何做到的？
电路上解决是指换电路结构，避免叠这么多管子？还是指其它方面？谢谢！
去读design rule........标准cmos工艺,啥都不要想了,nmos bulk就借sub的,其他都没戏.
难道打算彻底接高电压，pn结不是要正偏了。。。
衬底效益只能增大vth不能减小vth
guardring把衬底隔离开了当然可以减小衬底噪声
正偏pn结，但是串个电阻限流？这样减小vth？guardring还是不能把NMOS管的衬底相互隔离开吧？新手瞎折腾，望指教。。。
Native管Vth没有做控制，变化很大。另外上方的走线对Vth的调制都很明显，甚至成为
第二个栅极。慎用！