请教：loop filter的verilog建模

对环路滤波器建模的时候，引入高速采样的时钟，对滤波器离散化。我看到有的文献中就是将loop fiter 传输函数中的频率项改成采样时钟的频率。这样滤波器的频率响应岂不是针对采样时钟了吗？离散化的数值也是随着采样频率而变化了。请问这样有什么道理？

看看数字信号处理吧，S变换到Z变换的过渡，数字滤波器设计方法之类