verilog testbench中怎么写变频的信号？

如果我要产生固定频率的信号，我可以这样写
always #20 clk <= ~clk;
initial begin
clk <= 0;
end
那如果我要产生频率变化的信号呢？比如说：每过个10000个时间单位时钟的周期就多1
怎么写呢？
谢谢！

20 改用一个 register 控制就可以了。
register根据要求改变。

他的意思是你用一个更快的时钟来产生一个控制信号，用这个控制信号控制激励的频率。

integer a;
assign #(a) clk = ~clk；
a根据你的需要来控制。