Re: 请教一个synthesis的dont use问题
时间：12-12
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symmetric buffer/clock buffer一般面积较大, 综合时可以考虑设成dont use
这个...，尝试着和FE/BE/DFT/STA的desiner讨论一下，每个flow都有不喜欢的cell。
比如传输门的cell就为很多DFT owner痛恨，搞不好会漏电...
个人谨慎猜测，有scan功能的DFF可能在synthesis时候不能用...
年轻的时候，俺们总是以为很多东西是想当然的，但是等自己明白过来才发现，每条script都是前人的血泪和青春啊...
小心使得万年船啊，先研究下之前工艺里面dontuse都是为什么吧...