SOC里时钟分频电路一般是逻辑综合还是直接写实例化网表？
时间：12-12
整理：3721RD
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设计里好多分频的时钟，时序约束文件写起来好麻烦。
分频电路是不是自己直接写门级网表可能性能回比综合出来的好些？
分频电路是不是自己直接写门级网表可能性能回比综合出来的好些？
Synopsys的培训师都是这么推荐的，用门级网表
不过实际中，在下还没有接触过这种处理方式，听听别人的
我们这边，不管怎么分频,只要是digital core里面的,只会在PAD和PLL(analog macro)的output pin位置,create_clock,后面的一律generated_clock
分频电路是rtl,靠synthesis保证