怎么减小SSC的PLL环路滤波器电容？

做SerDes的时候，需要SSC，采用sigma delta，PLL环路带宽大概几百K吧(三角波调制频率几十K)，这样下来滤波器电容很大啊，有啥办法减小呢？
或者有别的结构的SSC方法？

SSC一般噪声要求不高可以用capacitor multiplier，也可以用一些不同于传统的type-II的结构

increase the freq of ref clk

用type-I的结构，比如03年allen的一个学生的论文，04年allstot的一个学生写的quad-band GSM transmitter的论文，还有09年12月的A 1 MHz Bandwidth, 6 GHz 0.18um CMOS Type-I Delta Sigma Fractional-N Synthesizer for WiMAX Applications，都是jssc的，滤波器面积都可以小很多

面积/噪声/速度三个是trade off的，只要牺牲一个就可以得到另一个的增强。

是这样吗？
为什么我推下来是需要增大分频比N才能降低电容保持小带宽呢？

因为带宽取在refck频率百分之一的量级，提高refck频率，才能上去。
也就是相当于SDM采样频率提高了。