数字后端需要对design了解到什么程度

这个top level PD一般是从arch还是后端过来的？
一般top level划分partition是出于runtime的考虑吧
如果不计时间和memory让工具把design flatten来做
效果会比PD的划分和布局差么？

个人认为都可以，但必须有很好的PD sense。
对于大的design，partition是必须的，否则是无法实现的，即使不在乎时间和memory，工
具也可能无法支持

没必要吧，
咱verilog rtl一行都没写过， 后端照样做的还很爽
做多了经验就多了
前端的话 可听可不听的，
什么数据流， 模块 不一定 按照那样放的
关键还是对 PR工具熟悉 就好

小伙子慢慢做， 感觉还没入门
问题  都不靠谱

你所指的PD sense是什么呢
能具体谈谈么
如果有实际的例子就更好了

我指的design也不只是写block级别的rtl
是更高层次的宏观级别的架构
对PR工具熟悉只能说是比较基本的
对于要求不太高的design，可能熟悉工具跑跑flow就可以了
有特定高要求的design就不行了

市面上除了 显卡， 通信芯片等高端芯片，
70%的芯片 都是default BACKEND flow做的，
后端就是个流程， 把EDA工具搞熟悉， 把perl/tcl精通
就是高手了

比如说ddr controler的物理实现
里面有很多高要求的data to data，data to clock，clock to clock的timing check
需要一点半定制的设计
再比如clock macro的实现
对各个generated clock在各个corner下的波形和skew等等也可能有高要求

把工具和脚本运用到极致确实也是高手
对付各种chip大都能快速轻松地解决问题
有很高的效率和产出
不过这和往design领域延伸的路子并不矛盾
算是两种境界吧

你和他技术水平谁高我不知道
但是明显他忽悠水平比你高

其实我觉得，前端多了解后端要比后端多了解前端来的更实际和重要些

有，但在某些公司存在。
有一些必要的前提：有产品系列，且该产品系列能长期有资金支持。