数字后端lvs问题
时间：12-12
整理：3721RD
点击：
encounter中导出了版图和.v的网表
现在要用calibre做lvs
已使用v2lvs将.v转换成.sp
run后发现layout和原理图的port对不上
layout中的port远多于原理图
好像是内部子模块的pin都被认成顶层的port了
请教应该怎么办？
现在要用calibre做lvs
已使用v2lvs将.v转换成.sp
run后发现layout和原理图的port对不上
layout中的port远多于原理图
好像是内部子模块的pin都被认成顶层的port了
请教应该怎么办？
版图里面把那些内部pin全部删掉，应该就可以了。否则就修改calibre生成的layout网表文件