多语言混合设计的项目要注意什么？
时间：12-12
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收购了家小公司,用的VHDL,原来的设计都是用verliog,这种混合语言的项目要注意什么呢?
找个工具把ＶＨＤＬ转成ｖｅｒｉｌｏｇ，然后再用ｌｅｃ比较一下。混合仿真麻烦的。
我的经验是没有任何问题。
不管是仿真还是综合啥的 谁包谁都一样。