请教一个数模混合电路LVS问题

难道不能对整个模块（数字 + 模拟）的版图和spice网表跑lvs？

门级网表转成spice网表，有个工具可以的
用calibre的v2lvs工具

有一种方法我用过，将模拟部分的spice网单和数字部分的spice网单封装成一个顶层模块，实例化这两个模块，include进来这两个网单，类似于verilog中top module包含底层模块，这样就有连接关系。然后将数模混合的版图和这个顶层的spice网单做正常的LVS就可以了，数模接口的连接关系可以得到验证。

这个是digial-centric的方法
还有一种是直接把数字作为layout导入到模拟的东西，再当模拟器件做layout...

最简单的方法是给数字部分做一个symbol，对应的电路不需要，只要有相应的PIN就可以了，然后在顶层根据数模连接关系，连接模拟部分和这个symbol。注意在顶层生成CDL网表后，对其进行编辑，include对应的数字部分的网表，基本上这个流程是这样子的，即使再有问题也是执行过程的细节问题了