Re: 为什么90n的finger和m的差别那么大？
电流镜还是可以用finger的，就是在layout时要把diode管,mirro管和dummy放在同一个OD中，两边放足够的dummy(>3um)去消除stress effect效应。在电路图仿真为了达到准确mirror的效果，可以用m来"骗"一下。后仿真可以仿真出真实的mirror效果。
多谢了！
顺便贴段搜到的文章
WPE & STI stress 效应
0.13以后, 与版图关系较大的效应主要有二个：
1, 阱邻近效应WPE (Well Edge-Proximity Effect)
2, STI 压应力效应STI (Shallow Trench Isolation) under Compressive Stress
目前仿真模型中已经加入这两种效应的因素。
一、WPE效应
WPE效应根本的原因是: 植入的离子在光阻材料上发生了散射，在光阻边缘, 散射离子进入到阱硅表面，影响了边缘区域的掺杂浓度。考虑WPE的影响主要表现在三个方面：阈值电压、迁移率及体效应。CMC（Compact Model Council）紧凑模型协会对WPE模型进行了拓展。
上述定义较为宽泛，因为一般来讲应该有三种情况：1，形成N型阱；2，形成P型阱；3，形成深N型埋层；在另一资料中有这样的说明：深阱为闩锁效应保护提供了低电阻路径，并且抑制了双极型增益，深埋层也是NMOSFET隔离三阱的关键。然而，深埋层影响了光阻边缘器件。一些离子在光阻上散射到光阻边缘的硅表面上，改变了这些器件的阈值电压。据观察阈值偏差可以达到20-100mV，横向范围约3-10um, 在硼深反型P阱中，磷深反型N阱中及被三阱隔离的P阱中都可以观察到。需要注意的是: 深埋层的顺序在不同工厂会有所不同，比如IBM：STI -> NW -> PW -> DNW，TSMC：STI -> DNW -> PW -> NW。相对而言，TSMC的深埋层对隔离P型阈值影响要小些。
器件的源端更近阱边缘, 还是漏端更接近阱边缘也是有差异的。因为阱边缘浓度有了梯度，器件在这区域上，沟道也会有梯级变化，而阈值电压由浓度更高的区域来决定，也就是低的区域已经反型，而高的区域才开始反型。如此电场增强了沟道的电导率，意味着器件有更高的跨导。源端靠近边缘时，高WPE产生高的阈值电压，在低VGS时抑制电流，在高VGS时增强电流。如果漏端靠近边缘会在低VGS时感应更多的电流，在高VGS时抑制电流。如果沟道长度减小，梯级所占比例减小，这样虽然没有改变阈值电压，但gm的影响将减小。
二、STI压应力效应
0.25以下工艺大多采用STI隔离技术。STI产生了许多硅隔离岛，也产生了不定型或不均匀双轴压应力。处在有源开孔区的应力状态是不均匀的，它与整个有源开孔区的面积相关。STI影响器件的性能主要是改变了Idsat和Vt。STI应力效应可以通过两个图形参数来描述：SA，SB。它们表示栅到两边有源区边缘的距离。MOSFET特性参数如Vt, gm, Idsat：会随以下函数成线性变化：
Stress=1/((SA+0.5*L)+1/SB+0.5*L))
高vgs时pMOS电流会因Sa的减少而增加，nMOS则相反。这与实际的双轴压应力增强空穴迁移率及减小电子迁移率相一致。在Vgs很低时，nMOS器件电流偏差增加明显，特别对于Sa很小的器件。这预示了阈值电压的变化。Vt受STI影响归于应力增加/抑制了扩散。
以上效应中，WPE通过器件远离阱边缘来缓解，STI通过增加DUMMY器件来缓解。
拆开画，虽然从仿真（无论schematic还是layou后仿真），都达到了很好的mirror效果，但是由于model并没有对应力的mismatch建模。我在想，既然管子会由于应力的存在而造成参数的改变，那么这种应力效果是否能够做到光刻尺寸那么好的match呢？这种应力是撞击生产STI的时候形成的，撞击的match是否能够控制的很好是个问题。
所以个人觉得还是把要mirror的管子画在一个OD中，同时两边放足够的dummy来消除应力的效应更加保险一些。
有条件的同学，可以流片试试，比如做一堆finger=2的管子，都在不同的OD中，看最后出来的mirror效果如何，是否有应力的mismatch存在。
LOD效应，Length of Diffsion，BSIM3v3的模型中就可以找到介绍。N管越靠中间的管子电流密度大，P管越靠边上的管子电流密度大。
一种比较行之有效的解决办法就是所有管子用finger数为2的单元来实现，这样每一个finger的LOD效应相同，面积上也可以接受。
对于finger大于2的情况，BSIM3v3是将几个finger计算出来的Vth做平均得到的，所以会增加平均模型的不准确性。
CICC2006有一篇f