请教关于Cadence Virtuoso的问题
需要高亮显示与某个 pin 连接的金属的路径
整个 layout 是层次化的设计，需要先flatten吗？
然后用 Layout Editor 里面 Connectivity - Mark Net 可以达到我的要求吗？
具体该如何操作？请版上各位大大帮忙。谢谢~
应该是不需要flatten的，把你想看的金属高亮就行了
建议你先mark试试啊，不行的话再来问，不是最直接的办法吗？
ps：你是UCLA的？
我得到的layout有些古怪，
wire被分成很多段，
藏在各个cell的实现中
在top level怎么选中里面的metal呢？
我用mark net的话，提示说
“*WARNING* metal layers or via layers are not specified”
我没有technology file，只有gdsii，
怎么用最简单的方法指定哪些layer是metal哪些是via呢？
// 我在UCLA念书 . . .
我用mark net试了，没问题啊，topcell里就可以mark子电路中的金属
你说的没有techfile是什么意思，版图里面各个层都分不出？
没有techfile应该是不行吧？
因为工具没法分辨层啊
在top level下mark是没有问题的，可以点中任意层cell的metal或者poly的
缺connectivity定义，Mark Net命令无效。
可以定义一个简单的techfile，加上viaLayers定义，create一个tech library，import gds2就可以highlight net了，不需要flatten layout。
某些子电路与子电路间的金属实际是相连的，
但在topcell只是简单拼起来，这样在一个子电路的金属用mark net，
能显示出其他子电路的金属吗？ // 我还是自己试试吧
我只有gdsii文件，工具认不出哪层是metal哪层是via
能在已经import的library里面添加定义吗？
我完全不懂Virtuoso的 . . .
请问有没有好的参考资料？针对我的问题 // 谢谢~
嗯。我大概知道怎么做了
把这个文件
layerRules(
viaLayers(
(M1 V12 M2)
(M2 V23 M3)
; . . .
)
)
合并到technology library里面就行了
但是marked net的颜色太不显眼，还是看不清楚
有没有办法只显示这个net，或者把它的形状导出到文件里？
谢谢~
我不知道有这个 dongdong . . .
谢谢提供信息~
看不清可以用LSW->display resource editor定义y0-y9的display style。