harmonic distortion in sigma delta adc

1.5V工作电压，开关控制采用bootstrapped clock，各路clock的bootstrap电路由于开
关栅极负载电容的不同，产生的高电平都和上升沿时间不同，高电平从2.65V到2.85V不
等，上升沿从5ns到20ns不等，将bootstrapped clock带入modulator仿真，效果很不好
，noise floor基本正常，但是third harmonic的pin非常的高，高出noise floor 50dB
左右，信号频率是250Hz。不知道是什么原因导致third harmonic那么高？（ps之前同样
电路用理想时钟控制，电压都为2.5v上升沿都为1ns是好的）

先看看时钟相位的时序是不是有问题？然后看看开关采样之后信号是否有harmonic ton
e？然后再看看真正的采样和保持的duration是不是超过了设计要求，否则运放什么的带
宽就不够了？如果这几样都没问题，呵呵，那就要看你带入bootstrapped之前之后仔细
比较差别了？具体要让人帮你review一下你电路还有什么致命问题。

时序可能存在的问题是nonoverlap的时间过长，达到100ns，整个周期是4us，但是采用
理想时钟的clock仿真是好的。然后采样之后是否有harmonic tone怎么看？怎么判断采
样和保持的duration是否超过了设计要求？
还有个问题是如果运方发生slew引起distortion，会造成带内noise floor上升还是har
monic pin的上升
现在运方带宽是5M左右，fs是256K，如果settling time不够的话，会引起harmonic di
stortion还是只是noise floor的上升？