pwell可以floating 么

使用一个nmos和一个电容来做一个s/h电容，原来的项目是工作在85度下的，所以nmos的drain和pwell的反向漏电流可以不考虑。但现在需要redesign到130度，在高温130度如果需要达到极小的漏电流，请教可否采样的时候将pwell连接到其drain，保持的时候将其断开，变成floating pwell。原来的设计是pwell一直接gnd,保持的时候pn反偏电压导致漏电流较大，如果我用floating well，就不会有这个问题了。请教各位这样做会有什么问题。不一直连接其drain的原因是不想让电容通过pwell和nepi的diode漏电。更严重。
另外搭车问，可否用标准cmos的pnp，就是做bandgap的那个来做levelshift,这种bjt
之间的match如何，较bicmos的vertical pnp怎样。

保持的时候，p阱和有源区的二极管如果导通，附近有P管的话会引发latch-up吧？

n-epi?这是dnw吧?放在dnw里面的pwell floating应该没什么关系
不过这样作如果Vds压降比较大的话,充电的时候s对pwell会有一定的正向导通电流,
似乎没有解决漏电问题.还有,保持的时候,s对pwell也会有反向漏电...
没有完全看懂你的示意图,大概按自己的理解想了下,有错包涵,xixi