ESD电路中的NMOS放在深N阱中，但N阱悬空，为什么？

高人啊，谢谢！
但具体原理我还未明白，我自己再查点文献看看
谢谢！

同问悬空为啥能提高耐压

是否是由于对电容来说
一端悬空
怎样都不能击穿吧

只见过pmos放在nwell里面，nwell悬空，用diode接到vdd或者外加高压去，没见过nmos
放在nwell里面nwell悬空的，那这个电容浮接不就跟没有一样么？能不能解释一下？如
果不是在I/O里面都想说是不是deep well没接电位直接悬空了，嘿嘿。

我曾听某位高人如此解释：试想，对于射频ESD PAD，一般都仅使用最高层metal作PAD，这样金属极薄，容易由于制造时的不当，或使用时的静电击穿，而使PAD直接连接至衬底，则输入信号将通过衬底破坏整个芯片。若在衬底上方加入悬空的NWELL，则即使击穿，PAD也不过连接到NWELL，而衬底是P型又一般是芯片最低电位，这样无论输入信号多大，PN结都是反偏的，所以输入信号不会进入到衬底，芯片还能凑合着用。这是一种补救的办法。

嗯，有个问题，deep nwell里面的psub要单独接地，跟nwell外面的psub接一起就起不到
这个作用。那用了这个以后，就必须再拉一组vss来给deep nwell里面的psub供电，dou
ble bonding都不行，不然pad击穿还是会先到nwell里面的psub然后到外面的psub。

这个说法Hastings 版图的艺术里面提到过，不过好像他比较质疑这种方法。

倘若是IO PAD上的NMOS，deep N well 可能只是为了隔离power noise 并防止latch up。 通常这些NMOS一方面是IO，令一方面才是ESD保护。
如果是仅仅用来做ESD保护的device，设计会稍有不同，特别对于RF PAD。

out voltage指的是什么？击穿电压？还是chip输出？