S和B接在一起的PMOS为什么VTH还不一样？

应该说S和B接在一起后PMOS管体效应就消除了，但是当PMOS分别接不同的电源电压时，哪怕VGS保持一致，其VTH仍然不一样。这个不一样，使得很多PAPER上的电路无法实现。　WHY?
PS：我用的是TSMC0.25库。

谢谢，Baidu了一下，应该是这个效应引发的。
DIBL是漏致势垒降低效应，或者啰嗦一点的说法是漏电压感应源势垒降低效应。
在短沟道器件中，当漏结加较大的电压时，结电场向源区发展，当VDS高到一定的程度，漏的结电场就会影响源PN结的势垒，使之降低，使阈值电压下降。