Metal Density
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原文<http://www.chalayout.com/webpage/proc/metalden.htm>
关于metal density
作者：Leon555 [2004.03.14]
1.提出问题：
IC Layout Design，在(whole )chip Database tape out 之前，需要利用EAD tools验证IC Layout，即版图上的metal density状况，并根据相关rule进行修正。
为什么要verify metal density? 以下逐步解说。
2.Metal Density Verification的两种情形：
A). Local area metal density verification （区域性金属浓度检测）
Chip中存在区域性metal density 的高低偏差较大状况，有的区域metal布线较密集，有的地方则布线很稀松。
B). Whole chip metal density verification（全芯片金属浓度检测）
首先要明确metal density的检测其实包括以上两种形态，可能IC layout Engineer平时只会面对单一情形，因为与工艺紧密相连，有时候B)种的情形会由foundry厂解决。
3.解说metal在工艺制造中的形态：
要说清楚以上检测metal density的问题，得先了解metal在工艺制造过程中的形态。
众所周知，IC（Integrated Circuit）其实质就是把mos、diode、resister、capacitor等电子元件整合在一小小的Si晶片上，形成完整的逻辑电路，以达到控制、计算或记忆等功能。在IC工艺制程上，IC(chip)内的Devices均由离子扩散/植入（Ion Implant）形成，而Devices之间的连接则依靠metal导线来完成，对于采用多层metal布线的的IC(chip)，其内部导线架构（interconnect）及工艺制造上就更复杂。
IC 中的Metal导线是依靠物理/化学气相沉积+光刻、腐蚀来完成，metal沉积在wafer上的
普遍方式为：整个wafer表面沉积一层金属薄膜(film)，再在上面沉积光阻，透过mask做曝
光及显影（photolithography）处理，从而完成Layout pattern(metal) 到实际wafer pattern(metal)的转化，再通过刻蚀处理(Etching)，则wafer 表面呈现metal的导线架构。
(对于铜金属导线制程中用到的“双嵌刻结构”dual damascene在这不讨论)
至此工艺上完成一层metal的布线，在进行后续工序前，要对wafer表面进行全面平坦化
（global planarization）处理，采用方式譬如CMP(chemical-mechanical polishing化学机械抛光)，然后沉积介电材料（绝缘体）（dielectrics），接着在理想的planarization“平坦化”处理后的wafer表面做下一步的布线..
在上面的工艺制造过程中，会发生如下之情形：
A). 在相同的刻蚀条件下及抛光处理（polishing）过程结束后，原本Layout（版图）上metal density较低的区域(local area)，对应在wafer上此时的metal的厚度要相比metal density较高区域的薄。故直接影响到wafer的平坦度，从而影响后续工序的精准度，造成IC之电性不良、直接影响wafer的良率（yield）。《〈此种情形就是上面说到的Local area metal density difference。见Figure 1。
(ILD: inter-level dielectrics)
图片<http://www.chalayout.com/webpage/proc/metald1.jpg>
B).对一个P&R很合理的IC chip而言，内部可能不存在以上A）中的Local area metal density difference的情形，但在某一刻蚀条件下，当whole chip metal density 过低时（VS Rule），则wafer 上对应需要刻蚀掉的metal量就多，容易造成刻蚀不干净，有过多metal残留于wafer上，影响后续工序。而当whole chip metal density过高时，则wafer 上对应需要刻蚀掉的metal量就少，容易造成刻蚀过量，对正常的metal导线也去刻蚀掉。
对于foundry厂，有些工艺制程已经很成熟，光刻腐蚀的条件都有一定成熟的控制，且如果
产品均为一系列，则从良率上考虑，首先会稳定工艺上的一些参数，而后对metal density 定下rule。从而会出现对whole chip metal density 定rule。
（附）4.解决metal density困扰问题的措施：
笼统地讲，对于metal density较低的情况，采用在空隙位置metal filling的方式来增高metal density，即Layout Engineer常听到的adds dummy metal；对于metal density较高的情况，则采用slot metal的方式来降低metal density。这些操作多为Layout Engineer的工作，也有的让foundry厂来操作。
而在实际操作中，因为filling metal的方式容易在IC(chip)中引入Interconnect Capacitance的负面干扰，所以一般会对这些操作做改良，尽量降低metal filling的数量。业界也一直在探讨改良的方式，比如就有很多利用EDA tools计算/调整P&R的问题。以下简单做些介绍：
I. 对于 chip内区域性metal density高低不同的情形，有一种叫“Wire Spacing and Metal Filling"的结合解决方式，其观点是对布线稠密区域进行修正，让稠密区域的走线能移开分散至metal布线稀少的区域，此外再结合metal filling（/adds dummy metal）的方式，让整个chip上各区域的metal density较平均，则在实际工艺制造过程中就能更有利于wafer的平坦化（planarization）。
II.对于whole chip metal density问题，很多时候是IC内部布线已经很均匀，（如利用自动布局布线（Auto Placement & Routing）工具协助布线后的layout），很多时候是因为考虑制程要求（为保证工艺线的良率），才会去对一些metal density 做验证，一般发现metal density低于rule的情况较常见，然后利用metal filling（即add dummy metal）的方式来补足；对于chip内，部分metal lines过宽造成tool抽出metal density过高的情形，采用slot的方式解决。(metal lines过宽还会引起其他效应，在这忽略..)
总结：Layout 中metal density 问题其实是与后续制造工序紧密相关的问题，Layout中用到的各种rule，其制定除了根据电路特性外，还紧密考虑了实际工艺制程。具体问题还得具体分析。
Local area metal density verification 考量的是Polishing工序目的：global planarization
Whole chip metal density verification考量的是Etching的工序效果：cleaning
[参考文献]
1. Shuo Zhang . Wayne Dai "Wire Spacing and Metal Filling :A New Solution for Layout Density
Control and Manufacturability Improvement"
2. I. Ali, S. Roy, and G.Shinn,“Chemical mechanical polishing of interlayer dielectrics: A review"
3. A. B. Kahng, G.Robins, A. Singh, and A. Zelikovshy, "New and exact filling algorithms foe
layout density control"
4. 《电子系统集成设计技术》电子工业出版社
5. 《超大规模集成电路工艺技术》电子工业出版社
关于metal density
作者：Leon555 [2004.03.14]
1.提出问题：
IC Layout Design，在(whole )chip Database tape out 之前，需要利用EAD tools验证IC Layout，即版图上的metal density状况，并根据相关rule进行修正。
为什么要verify metal density? 以下逐步解说。
2.Metal Density Verification的两种情形：
A). Local area metal density verification （区域性金属浓度检测）
Chip中存在区域性metal density 的高低偏差较大状况，有的区域metal布线较密集，有的地方则布线很稀松。
B). Whole chip metal density verification（全芯片金属浓度检测）
首先要明确metal density的检测其实包括以上两种形态，可能IC layout Engineer平时只会面对单一情形，因为与工艺紧密相连，有时候B)种的情形会由foundry厂解决。
3.解说metal在工艺制造中的形态：
要说清楚以上检测metal density的问题，得先了解metal在工艺制造过程中的形态。
众所周知，IC（Integrated Circuit）其实质就是把mos、diode、resister、capacitor等电子元件整合在一小小的Si晶片上，形成完整的逻辑电路，以达到控制、计算或记忆等功能。在IC工艺制程上，IC(chip)内的Devices均由离子扩散/植入（Ion Implant）形成，而Devices之间的连接则依靠metal导线来完成，对于采用多层metal布线的的IC(chip)，其内部导线架构（interconnect）及工艺制造上就更复杂。
IC 中的Metal导线是依靠物理/化学气相沉积+光刻、腐蚀来完成，metal沉积在wafer上的
普遍方式为：整个wafer表面沉积一层金属薄膜(film)，再在上面沉积光阻，透过mask做曝
光及显影（photolithography）处理，从而完成Layout pattern(metal) 到实际wafer pattern(metal)的转化，再通过刻蚀处理(Etching)，则wafer 表面呈现metal的导线架构。
(对于铜金属导线制程中用到的“双嵌刻结构”dual damascene在这不讨论)
至此工艺上完成一层metal的布线，在进行后续工序前，要对wafer表面进行全面平坦化
（global planarization）处理，采用方式譬如CMP(chemical-mechanical polishing化学机械抛光)，然后沉积介电材料（绝缘体）（dielectrics），接着在理想的planarization“平坦化”处理后的wafer表面做下一步的布线..
在上面的工艺制造过程中，会发生如下之情形：
A). 在相同的刻蚀条件下及抛光处理（polishing）过程结束后，原本Layout（版图）上metal density较低的区域(local area)，对应在wafer上此时的metal的厚度要相比metal density较高区域的薄。故直接影响到wafer的平坦度，从而影响后续工序的精准度，造成IC之电性不良、直接影响wafer的良率（yield）。《〈此种情形就是上面说到的Local area metal density difference。见Figure 1。
(ILD: inter-level dielectrics)
图片<http://www.chalayout.com/webpage/proc/metald1.jpg>
B).对一个P&R很合理的IC chip而言，内部可能不存在以上A）中的Local area metal density difference的情形，但在某一刻蚀条件下，当whole chip metal density 过低时（VS Rule），则wafer 上对应需要刻蚀掉的metal量就多，容易造成刻蚀不干净，有过多metal残留于wafer上，影响后续工序。而当whole chip metal density过高时，则wafer 上对应需要刻蚀掉的metal量就少，容易造成刻蚀过量，对正常的metal导线也去刻蚀掉。
对于foundry厂，有些工艺制程已经很成熟，光刻腐蚀的条件都有一定成熟的控制，且如果
产品均为一系列，则从良率上考虑，首先会稳定工艺上的一些参数，而后对metal density 定下rule。从而会出现对whole chip metal density 定rule。
（附）4.解决metal density困扰问题的措施：
笼统地讲，对于metal density较低的情况，采用在空隙位置metal filling的方式来增高metal density，即Layout Engineer常听到的adds dummy metal；对于metal density较高的情况，则采用slot metal的方式来降低metal density。这些操作多为Layout Engineer的工作，也有的让foundry厂来操作。
而在实际操作中，因为filling metal的方式容易在IC(chip)中引入Interconnect Capacitance的负面干扰，所以一般会对这些操作做改良，尽量降低metal filling的数量。业界也一直在探讨改良的方式，比如就有很多利用EDA tools计算/调整P&R的问题。以下简单做些介绍：
I. 对于 chip内区域性metal density高低不同的情形，有一种叫“Wire Spacing and Metal Filling"的结合解决方式，其观点是对布线稠密区域进行修正，让稠密区域的走线能移开分散至metal布线稀少的区域，此外再结合metal filling（/adds dummy metal）的方式，让整个chip上各区域的metal density较平均，则在实际工艺制造过程中就能更有利于wafer的平坦化（planarization）。
II.对于whole chip metal density问题，很多时候是IC内部布线已经很均匀，（如利用自动布局布线（Auto Placement & Routing）工具协助布线后的layout），很多时候是因为考虑制程要求（为保证工艺线的良率），才会去对一些metal density 做验证，一般发现metal density低于rule的情况较常见，然后利用metal filling（即add dummy metal）的方式来补足；对于chip内，部分metal lines过宽造成tool抽出metal density过高的情形，采用slot的方式解决。(metal lines过宽还会引起其他效应，在这忽略..)
总结：Layout 中metal density 问题其实是与后续制造工序紧密相关的问题，Layout中用到的各种rule，其制定除了根据电路特性外，还紧密考虑了实际工艺制程。具体问题还得具体分析。
Local area metal density verification 考量的是Polishing工序目的：global planarization
Whole chip metal density verification考量的是Etching的工序效果：cleaning
[参考文献]
1. Shuo Zhang . Wayne Dai "Wire Spacing and Metal Filling :A New Solution for Layout Density
Control and Manufacturability Improvement"
2. I. Ali, S. Roy, and G.Shinn,“Chemical mechanical polishing of interlayer dielectrics: A review"
3. A. B. Kahng, G.Robins, A. Singh, and A. Zelikovshy, "New and exact filling algorithms foe
layout density control"
4. 《电子系统集成设计技术》电子工业出版社
5. 《超大规模集成电路工艺技术》电子工业出版社